Server Hardware Validation Series: Gen-Z and MCIO Connector

2019年5月，由PCI-SIG官方释出了PCIe 5.0规范，传输速度为32.0GT/s，是PCIe 4.0的两倍，其Throughput同样分为 x1, x2, x4, x8, x16 Lanes，因此最高可以到达63GByte/s的传输能力，随着它的传输效能提高，PCIe在消费性产品、Server或是工业领域等应用上，扮演着更重要的角色。毫无疑问，传输速度的提高也成为Connector的技术门坎，除了提高传输带宽之外，Connector也不断地缩小外型、提高密度以及致力于各方需求的整合。

Server是高频应用中重要领域之一，因应PCIe 5.0的时代来临，Gen-Z、MCIO与SAS等Connector就显得更为重要，此篇将先介绍Gen-Z和MCIO相关信息，SAS Connector的细节则留在下一篇说明。

【Connector 介绍：Gen-Z】

机构设计参考SFF-TA-1002的规范，分成1C、2C、4C、4C+四种Connector如下图，PCIe Pinout则参考SFF-TA-1009，而Gen Z的传输带宽范围则从2.5GT/s NRZ~112GT/s PAM-4，这样的规格未来还可应用在PCIe 6.0。

插槽方向如下图分成四种：直立(straight)、直角(right angle)、正交(orthogonal)、板边(straddle)，但须注意的是，正交方向插槽的传输带宽最高为16GT/s NRZ。

Gen Z用于Server的Form Factor

DESFF E1.S：可以替代2，并且改善了过去M.2的一些缺点，例如：无法热插入、高温与过温。另外，PCIe在SSD的应用上预期最多使用4 Lanes(Gen Z, 1C) ，但以E1.S的Form Factor的设计条件，若有其他应用需求的话，Power可以提供到20W、8 Lanes(Gen Z, 2C)。
DESFF E3：用来取代2，PCIe的通道范围从4 ~16 Lanes(Gen Z, 4C)，Power最高可以到70W。

【Connector 介绍：MCIO】

MCIO是Mini Cool Edge IO的缩写，机构设计参考SFF-TA-1016规范，插槽如下图分成直立(vertical)以及直角(right angle)两种，Form Factor分成38pin、74pin、124pin以及 148pin，传输带宽范围则从25GT/s NRZ ~ 112GT/s PAM4，同样未来也可被PCIe 6.0所扩充使用。

MCIO用pin数量来分类Form Factor而不用Lane的原因，是因为pinout定义中的sideband可以弹性作为高频信号使用，以38pin的form factor来说明，原先定义的高频pin只有x4 Lanes，但是将sideband作为高频信号pin使用后，就可以扩充到x6 Lanes，如下图。因此PCIe的 x1, x2, x4, x8, x16 Lanes皆能符合其需求。

【高速连接器的挑战】

如前面所言，传输速度提高的同时，Connector的pin size缩小、传输通道(Lane)的数量也随之提高，比起过去低速的Connector来说是相对高的技术门坎。

首先将面临的是带宽问题，是否能达到传输期待的速度？带宽的好坏由Insertion Loss (IL)和 Return Loss (RL)决定，与金属的材质、厚度、宽度、都有直接与间接的关系。

理想上都是 IL与RL都是越小越好(损失小)，也代表传输数据带宽能够上升。

第二个挑战是Plug与Receptacle接触时的接触阻抗(并非接触电阻)。接触阻抗太差，当遇到较高频的信号时会产生极大的return Loss，导致带宽下降。

第三个挑战则是串音(Crosstalk)，刚刚提到pin size缩小、Lane数量提高，导致高速pin之间靠得更近，这些条件都会提高crosstalk影响。另外，信号的radiation太强(例如return loss太大所造成)也会提高crosstalk。

最后的挑战则是Skew，指的是两个相同信号同时进入connector，量测输出信号之间的时间差，低频的时候两者信号差个数十ps或许不会有错误发生；但是当在高频的时候，5~10ps的时间差就极有可能发生错误。高频pin与pin之间的skew称为intra skew，而高频对线之间(pair与pair之间)，称之为inter skew，因此，要能让每pin的信号误差都在规范内，也成为一大挑战。